Influence Of Well Profile And Gate Length On The ESD Performance Of A Fully Silicided 0.25/spl mu/m Cmos Technology

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Beitragende

  • K. Bock - , Interuniversitair Micro-Elektronica Centrum (Autor:in)
  • C. Russ - , Interuniversitair Micro-Elektronica Centrum (Autor:in)
  • G. Badenes - , Interuniversitair Micro-Elektronica Centrum (Autor:in)
  • G. Groeseneken - , Interuniversitair Micro-Elektronica Centrum (Autor:in)
  • L. Deferm - , Interuniversitair Micro-Elektronica Centrum (Autor:in)

Details

OriginalspracheEnglisch
TitelProceedings Electrical Overstress/Electrostatic Discharge Symposium
Herausgeber (Verlag)Institute of Electrical and Electronics Engineers (IEEE)
Seiten308-315
Seitenumfang8
ISBN (Print)1-878303-69-4
PublikationsstatusVeröffentlicht - 25 Sept. 1997
Peer-Review-StatusJa
Extern publiziertJa

Konferenz

TitelElectrical Overstress/Electrostatic Discharge Symposium 1997
KurztitelEOS/ESD 1997
Veranstaltungsnummer19
Dauer23 - 25 September 1997
StadtSanta Clara
LandUSA/Vereinigte Staaten

Externe IDs

Scopus 0031332666
ORCID /0000-0002-0757-3325/work/146645119

Schlagworte

Schlagwörter

  • Electrostatic discharge, CMOS technology, Silicides, Implants, Protection, Testing, Degradation, Silicidation, CMOS process, Breakdown voltage