Conduction barrier offset engineering for DRAM capacitor scaling

Publikation: Beitrag in Fachzeitschrift › Forschungsartikel › Beigetragen › Begutachtung

Beitragende

  • Milan Pešić - , NaMLab - Nanoelectronic materials laboratory gGmbH (Autor:in)
  • S. Knebel - , NaMLab - Nanoelectronic materials laboratory gGmbH (Autor:in)
  • K. Cho - , Samsung (Autor:in)
  • C. Jung - , Samsung (Autor:in)
  • J. Chang - , Samsung (Autor:in)
  • H. Lim - , Samsung (Autor:in)
  • N. Kolomiiets - , KU Leuven (Autor:in)
  • V.V. Afanas'ev - , KU Leuven (Autor:in)
  • T. Mikolajick - , Professur für Nanoelektronik, NaMLab - Nanoelectronic materials laboratory gGmbH (Autor:in)
  • U. Schroeder - , NaMLab - Nanoelectronic materials laboratory gGmbH (Autor:in)

Details

OriginalspracheEnglisch
Seiten (von - bis)133-139
Seitenumfang7
FachzeitschriftSolid-state electronics
Jahrgang115
AusgabenummerPart B
PublikationsstatusVeröffentlicht - 2016
Peer-Review-StatusJa

Externe IDs

Scopus 84948085567

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