Analysis of Energy-Delay-Product of a 3D Vertical Nanowire FET Technology

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Beitragende

  • I. O'Connor - , Institut des Nanotechnologies de Lyon (Autor:in)
  • A. Poittevin - , Institut des Nanotechnologies de Lyon (Autor:in)
  • S. Le Beux - , Concordia University (Autor:in)
  • A. Bosio - , Institut des Nanotechnologies de Lyon (Autor:in)
  • Z. Stanojevic - , Global TCAD Solutions GmbH (Autor:in)
  • O. Baumgartner - , Global TCAD Solutions GmbH (Autor:in)
  • C. Mukherjee - , Université de Bordeaux (Autor:in)
  • C. Maneux - , Université de Bordeaux (Autor:in)
  • J. Trommer - , Institut für Halbleiter- und Mikrosystemtechnik (IHM), NaMLab - Nanoelectronic materials laboratory gGmbH (Autor:in)
  • T. Mikolajick - , Professur für Nanoelektronik, NaMLab - Nanoelectronic materials laboratory gGmbH (Autor:in)
  • G. Larrieu - , Université de Toulouse (Autor:in)

Abstract

To sustain transistor scaling beyond lateral 7nm devices, gate-all-around (GAA) junction-less vertical nanowire field effect transistors (VNWFET) are a promising alternative. This work analyses the energy-delay-product (EDP) for a junction-less 3D vertical gate-all-around nanowire FET technology, with a physical channel length of 14nm. Comparisons with the EDP of a baseline 7nm FinFET technology are carried out. The analysis motivates a new 3D neural network compute cube (N2C2) concept. Our results show that a 10x gain in EDP can be achieved for a physical VNWFET gate length of 14nm.

Details

OriginalspracheEnglisch
Titel2021 Joint International EUROSOI Workshop and International Conference on Ultimate Integration on Silicon, EuroSOI-ULIS 2021
Herausgeber (Verlag)Institute of Electrical and Electronics Engineers (IEEE)
Seiten1-4
ISBN (elektronisch)978-1-6654-3745-5
ISBN (Print)978-1-6654-3746-2
PublikationsstatusVeröffentlicht - 1 Sept. 2021
Peer-Review-StatusJa

Publikationsreihe

ReiheInternational Conference on Ultimate Integration of Silicon, ULIS
ISSN2330-5738

Konferenz

Titel7th Joint International EUROSOI Workshop and International Conference on Ultimate Integration on Silicon
KurztitelEuroSOI-ULIS 2021
Veranstaltungsnummer7
Dauer1 - 3 September 2021
Webseite
OrtWilliam the Conqueror Castel & Online
StadtCaen
LandFrankreich

Externe IDs

ORCID /0000-0003-3814-0378/work/142256172
Scopus 85118366515

Schlagworte

Schlagwörter

  • logic circuit simulation, Vertical junctionless NWFET