Accelerating non-volatile/hybrid processor cache design space exploration for application specific embedded systems
Publikation: Beitrag in Buch/Konferenzbericht/Sammelband/Gutachten › Beitrag in Konferenzband › Beigetragen › Begutachtung
Beitragende
Abstract
In this article, we propose a technique to accelerate non-volatile/hybrid of volatile and non-volatile processor cache design space exploration for application specific embedded systems. Utilizing a novel cache behavior modeling equation and a new accurate cache miss prediction mechanism, our proposed technique can accelerate NVM/hybrid FIFO processor cache design space exploration for SPEC CPU 2000 applications up to 249 times compared to the conventional approach.
Details
Originalsprache | Englisch |
---|---|
Titel | 20th Asia and South Pacific Design Automation Conference |
Herausgeber (Verlag) | IEEE, New York [u. a.] |
Seiten | 435-440 |
Seitenumfang | 6 |
ISBN (elektronisch) | 978-1-4799-7792-5 |
Publikationsstatus | Veröffentlicht - 11 März 2015 |
Peer-Review-Status | Ja |
Extern publiziert | Ja |
Publikationsreihe
Reihe | Asia and South Pacific Design Automation Conference (ASP-DAC) |
---|---|
ISSN | 2153-6961 |
Konferenz
Titel | 2015 20th Asia and South Pacific Design Automation Conference, ASP-DAC 2015 |
---|---|
Dauer | 19 - 22 Januar 2015 |
Stadt | Chiba |
Land | Japan |