A Multi-Bit PFD Architecture for ADPLLs with Built-In Jitter Self-Calibration
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Beitragende
Details
| Originalsprache | Englisch |
|---|---|
| Seiten | 1-5 |
| Publikationsstatus | Veröffentlicht - 2019 |
| Peer-Review-Status | Ja |
Konferenz
| Titel | IEEE International Symposium on Circuits and Systems 2019 |
|---|---|
| Kurztitel | ISCAS 2019 |
| Dauer | 26 - 29 Mai 2019 |
| Stadt | Sapporo |
| Land | Japan |
Externe IDs
| Scopus | 85066809348 |
|---|
Schlagworte
Schlagwörter
- Phase frequency detector, Jitter, Phase locked loops, Calibration, Oscillators, Delay lines, Delays, All-digital phase-locked loop (ADPLL), LC-PLL, multi-bit PFD, low power, built-in self-calibration (BISC)