40 Gbit/s limiting output buffer in 80 nm CMOS

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Beitragende

Abstract

A 40 Gbit/s 1V limiting output buffer for an AC-coupled 50 /spl Omega/load with a differential output swing of 660 mV and a gain of 18dB is presented. A power consumption of only 24 mW and a simulatedrisetime of 11 ps are achieved by means of a systematic buffer optimisation.

Details

OriginalspracheEnglisch
Seiten (von - bis)1051-1053
Seitenumfang3
Fachzeitschrift Electronics letters : the latest research in electronic engineering and technology
Jahrgang41
Ausgabenummer19
PublikationsstatusVeröffentlicht - 1 März 2005
Peer-Review-StatusJa

Externe IDs

Scopus 25444474207

Schlagworte

Schlagwörter

  • CMOS digital integrated circuits, buffer circuits, driver circuits, limiters 1 V, 11 ps, 18 dB, 24 mW, 40 Gbit/s, 50 ohm, 660 mV, 80nm, AC coupling, CMOS, buffer optimisation, limiting output buffer, power consumption